1納米芯片會是硅基半導體終結(jié)的工藝節(jié)點？
1納米芯片會是硅基半導體終結(jié)的工藝節(jié)點？
來源:電子工程專輯
這些前瞻性的研究為1納米及以下工藝帶來了更多的希望和可能。也許，很多人對1納米及以下芯片持懷疑態(tài)度，甚至稱“戰(zhàn)略性吹牛”，但毫無疑問，從技術(shù)性原理到實際量產(chǎn)生產(chǎn)還有足夠的時間去驗證和實踐。
1納米芯片代表什么？這可不是一個簡單數(shù)字，其背后可能代表著硅基半導體的終結(jié)。
不過，盡管芯片縮微化技術(shù)挑戰(zhàn)越來越大，但先進芯片工藝的探索卻從未停止，即使1納米這樣已接近物理極限的芯片工藝，也被產(chǎn)業(yè)界、學術(shù)界不時曝出一些新進展。近日，財聯(lián)社、臺灣經(jīng)濟日報就曝出，臺積電計劃在桃園龍?zhí)督ㄔO(shè)1納米芯片工廠。
據(jù)悉，三星曾宣布2027年量產(chǎn)1.4nm工藝，臺積電也預(yù)計也是在2027年左右。不過，此次臺積電再次挑戰(zhàn)1納米，可以說是摩爾定律物理極限的工藝節(jié)點。如果臺積電決定新建1納米芯片工廠，那么也代表其已經(jīng)開始為1nm做規(guī)劃，且可能有相關(guān)技術(shù)突破。
ASML稱能保障1nm工藝實現(xiàn)
大家都知道，高端芯片的生產(chǎn)離不開先進的光刻機。而1nm芯片要實現(xiàn)真正量產(chǎn)不僅還需要很長時間，而且還將依賴關(guān)鍵設(shè)備，即下一代EUV光刻機。
據(jù)悉，下一代EUV光刻機必須要升級下一代的高NA（數(shù)值孔徑）標準，從現(xiàn)在的0.33 NA提升到0.55 NA，更高的NA意味著更分辨率更高，是3nm之后的工藝必備的條件。
不過，對于下一代EUV光刻機的供應(yīng)，全球光刻機巨頭ASML持樂觀態(tài)度。按照ASML的計劃，下一代EUV光刻機的試驗型號最快2023年就開始出貨，2025年后達到正式量產(chǎn)能力，不過價格也不菲，售價將達到4億美元以上。
今年5月，ASML也曾發(fā)表文章稱，現(xiàn)有技術(shù)可以實現(xiàn)1nm工藝，摩爾定律可繼續(xù)生效十年甚至更長時間。
根據(jù)摩爾定律，每隔18-24個月，封裝在微芯片上的晶體管數(shù)量便會增加一倍，芯片的性能也會隨之翻一番。不過，增加芯片面積、縮小元件尺寸以及優(yōu)化器件電路設(shè)計是實現(xiàn)晶體管數(shù)量翻倍的三個重要因素。
對此，ASML表示，在過去的15年里，很多創(chuàng)新方法使摩爾定律依然生效且狀況良好。從整個行業(yè)的發(fā)展路線來看，它們將在未來十年甚至更長時間內(nèi)讓摩爾定律繼續(xù)保持這種勢頭。
同時，ASML也指出，在元件方面，目前的技術(shù)創(chuàng)新足夠?qū)⑿酒闹瞥掏七M至至少1納米節(jié)點，其中包括gate-all-around FETs，nanosheet FETs，forksheet FETs，以及complementary FETs等諸多前瞻技術(shù)。此外，光刻系統(tǒng)分辨率的改進（預(yù)計每6年左右縮小2倍）和邊緣放置誤差（EPE）對精度的衡量也將進一步推動芯片尺寸縮小的實現(xiàn)。
ASML還表示，其EPE路線圖是全方位光刻技術(shù)的關(guān)鍵，將通過不斷改建光刻系統(tǒng)和發(fā)展應(yīng)用產(chǎn)品（包括量測和檢測系統(tǒng)）來實現(xiàn)。
從ASML的表態(tài)來看，芯片縮微化仍然有技術(shù)發(fā)展空間，至少在光刻機設(shè)備上將有很好保障，加上通過不斷挖掘新工藝、新技術(shù)，探索新方向，1納米芯片工藝未必不可能。
挑戰(zhàn)1納米半導體材料——半金屬鉍
當然，除了關(guān)鍵設(shè)備光刻機之外，要想實現(xiàn)1納米芯片還遠遠不夠，還需從材料上尋求更大的突破。
這里也特別提一下2021年一項學術(shù)界的研究成果：半金屬鉍（Bi）。針對硅材料達到物理極限的科學界難題，麻省理工學院（MIT）的孔靜教授領(lǐng)導的一支國際聯(lián)合攻關(guān)團隊成功攻克了半導體領(lǐng)域的二維材料的連接難題，研發(fā)出半導體新材料——半金屬鉍（Bi）。這項成果直接將使晶圓的先進制程從納米級微觀進入到原子級。
一直以來，盡管科學界對二維材料寄予厚望，卻苦于無法解決二維材料高電阻、低電流等問題，但使用原子級薄材料鉍（Bi）代替硅，有效地將這些2D材料連接到其他芯片元件，開啟了一個新的研究方向。
據(jù)悉，這項研究是MIT、臺大、臺積電共同合力的成果。自2019年，這三個機構(gòu)便展開了長達1年半的跨國合作。這個重大突破先由孔靜教授領(lǐng)導的MIT團隊發(fā)現(xiàn)在二維材料上搭配半金屬鉍（Bi）的電極，能大幅降低電阻并提高傳輸電流。臺積電技術(shù)研究部門則將鉍（Bi）沉積制程進行優(yōu)化。最后，臺大團隊運用氦離子束微影系統(tǒng)將元件通道成功縮小至納米尺寸，終于獲得突破性的研究成果。
由此可見，未來，原子級薄材料將是硅基晶體管的一種有前途的替代品。
目前，1nm工藝節(jié)點仍處于探索階段，而全球的產(chǎn)學研各界都在進行著相關(guān)工藝和材料的研究。比如，IBM和三星就曾公布一種在芯片上垂直堆疊晶體管的新設(shè)計，被稱為垂直傳輸場效應(yīng)晶體管，也是可能突破1nm制程工藝瓶頸的技術(shù)路線。
因此，盡管半金屬鉍（Bi）是其中一個技術(shù)選項，但也不能保證臺積電未來量產(chǎn)時確定使用半金屬鉍，不過這也證明臺積電也很早就在1納米芯片工藝上進行了技術(shù)布局，而半金屬鉍（Bi）對芯片工藝縮微化具有十分重要的意義。
1納米以下該怎么辦？
如果芯片工藝進入1納米以下，量子隧穿效應(yīng)大增，將形成“電子失控”，使芯片失效。這種情況下，我們該如何實現(xiàn)？
比利時微電子研究中心（IMEC）就曾表示，搭配全新技術(shù)，“摩爾定律要前進多少個世代都不是問題。”該機構(gòu)還表示，1nm制程2027年就可實現(xiàn)商業(yè)化，之后的0.7nm預(yù)計將在2029年后實現(xiàn)量產(chǎn)。這一預(yù)測似乎還比臺積電、三星的預(yù)測更為樂觀。
據(jù)悉，IMEC已經(jīng)與ASML在下一代EUV設(shè)備研發(fā)工作展開深度合作，日本半導體設(shè)備廠商東京電子也參與其中。此外，IMEC還開發(fā)了一種新方法，可以在采用1nm制程工藝技術(shù)構(gòu)建的芯片中使用金屬互連來減輕焦耳熱效應(yīng)。
對于1納米以下工藝，在2019年的Hotchips會議上，臺積電研發(fā)負責人、技術(shù)研究副總經(jīng)理黃漢森（Philip Wong）曾在演講中就談到過半導體工藝極限的問題，且認為到了2050年，晶體管來到氫原子尺度，即0.1nm。關(guān)于未來的技術(shù)路線，黃漢森認為像碳納米管（1.2nm尺度）、二維層狀材料等可以將晶體管變得更快、更迷你；同時，相變內(nèi)存（PRAM）、旋轉(zhuǎn)力矩轉(zhuǎn)移隨機存取內(nèi)存（STT-RAM）等會直接和處理器封裝在一起，縮小體積，加快數(shù)據(jù)傳遞速度；此外還有3D堆疊封裝技術(shù)。
這里還特別提一下湖南大學團隊在2021年取得的一個創(chuàng)新研究成果。該團隊實現(xiàn)了超短溝道的垂直場效應(yīng)晶體管（VFET），溝道長度可以縮短到0.65nm，意味著芯片工藝，可以進入到1nm級別，其研究的論文還登上了《Nature Electronics》。
當然，無論是1納米，還是1納米以下芯片工藝，都還停留在技術(shù)驗證階段，甚至還處在實驗室階段，離真正商業(yè)化量產(chǎn)還有很長的距離，但毫無疑問這些前瞻性的研究都在為1納米及以下工藝帶來了更多的希望和可能。也許，很多人對1納米及以下芯片持懷疑態(tài)度，甚至稱“戰(zhàn)略性吹牛”，但毫無疑問，從技術(shù)性原理到實際量產(chǎn)生產(chǎn)還有足夠的時間去驗證和實踐。
